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EP2C35F484C

提供 Altera EP2C35F484C解密服务,仅限学习、研究等合法用途,解密热线:13810019655 010-62245566

EP2C35F484C解密等CPLD芯片解密是北京都信取得重大技术突破的典型芯片解密系列,这里,我们仅提供对EP2C35F484C芯片的主要功能特征介绍供客户及解密工程师参考借鉴,有EP2C35F484C解密以及其他各类型CPLD芯片解密需求者欢迎与北京都信联系咨询更多解密详情。
Altera EP2C35F484C 芯片特性如下,详细资料见:EP2C35F484C.pdf
■高级I/ O支持
· 高速差分I/ O标准的支持,包括LVDS,RSDS,微型LVDS,LVPECL,差分HSTL和差分SSTL
· 单端I/ O标准支持,包括2.5 V和1.8 V,SSTL I类和II,1.8 V和1.5- V HSTL I类和II,3.3- V PCI和PCI- X1.0,3.3,2.5,1.8和1.5- V LVCMOS和3.3,2.5,和1.8- V LVTTL
· 外围组件互连,PCI本地总线规范3.3- V遵守在33或66 MHz运行的32 – 或64位接口
· 与外部的PCI Express PHY和一个Altera TI的PCI Express× 1的MegaCore功能
· 133 MHz的PCI- X1.0规范的兼容性
· 高速外部存储器的支持,包括DDR,DDR2,和SDR SDRAM和QDRII SRAM支持下降为方便使用Altera的IP MegaCore功能
· 三个专用寄存器每个I/ O单元(IOE):一个输入寄存器,一个输出寄存器和一个输出使能寄存器
· 可编程总线保持功能
· 可编程输出驱动强度功能
· 从引脚到IOE可编程逻辑阵列或延误
· I/ O组的分组为独特的VCCIO和/VREF银行设置
· MultiVolt I/ O标准支持1.5,1.8,2.5,和3.3接口
· 热插拔操作的支持
· 三态与弱上拉I / O引脚之前和期间配置
· 可编程的漏极开路输出
· 系列芯片上终止支持
■灵活的时钟管理电路
· 分层长达402.5 MHz的高性能时钟网络
· 多达四个每台设备的PLL提供时钟乘法和分频,相位偏移,可编程占空比,外部时钟输出,进行系统级的时钟管理和歪斜控制
· 最多16个全局时钟网络的全局时钟线,驱动器整个装置

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